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Vortex86SX CPU容错性功能介绍 |
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构建一套双机容错系统需要两块功能相同并嵌有Vortex86SX SoC处理器的主板,两块主板通过ISA Bus 叠加起来,并连接在板特殊接线(BoR)。两块主板通过先后上电来确定Master与Slave的关系,当然两块主板的电源可以是同一电源,也可以是分开的。Master可用软件通过Memory Mapping 与特殊串口汇流排来相互传递和备份资料于对方内建的 4KB SRAM。在工作中,Slave的ISA Bus 是被抑制的(Tri-state),这是为了防止发生控制/数据/地址总线冲突,I/O可选择性抑制。当Master当机时,容错机制在1微秒内将掌控权交给Slave,加上先前Master在工作中的资料也同步保存到Slave中,所以Slave可变成Master继续进行工作,就是Slave变成Master,形成一个永不当机的循环系统方案。 更多详细内容,请点击! |
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联 系 方 式 |
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