一. 降低IC测试成本提高测试速度势在必行

任何一种电子产品都离不开体积小、功能强的芯片，正是芯片推动着IC飞速发展，同时，也推动着IC电子设计自动化和测试技术的发展。但是测试不可避免地要滞后于IC的开发。

系 统级芯片（或系统集成芯片）测试是一个费时间的过程。要完成测试，要降低测试成本，需要生成数千测试图形和矢量，还要达到足够高的故降覆盖率才行。随昔测 试链从芯片级延伸到板级，系统级、最后到现场级测试，面临的测试挑战倍增。毎一级都将增加资用，测试成本可能将占到芯片成本的一半。

全美IC供货商工业协会要求迅速降低测试成本。全美电子制造首创公司在半导体工业发展蓝图上，提出在今后10年中将测试成本降低90%。半导体工业协会负责确定的这一国际半导体技术发展蓝图采用了美国，欧洲，韩国和中国台湾的数据。

英特尔公司的副总裁Patrick Celsinger先生利用1998年更薪的技术发展蓝图数据，提出了IC测试摩 尔定律，并在美国大西洋城举行的1999年国际测试会议上就此做了讲演。该定律预测未来几年，毎一晶体管的硅投资成本将低于其测试成本。Patrick Celsinger先生指出，硅成本已迅速下降，测试成本却基本保持不变。并且，被测器件的速度常常比测试设备能测的速度高。也就是说，测试设备的发展速 度已跟不上测试对象的发展。同时，测试成本在制造成本中所占比例过大。

二. 混合信号IC测试总线新标准

伴 随系统级芯片嵌入核或虚拟部件（IP模块）概念的出现，产生了混合信号测试的概念。芯片的测试重点一直是数字输入/输出，但某些嵌入核和芯片需要模似测 试。为此，IEEE半导体工业协会（SA）标准委员会于1999年6月批准了建立混合信号测试总线标准的1149.4文件。

1149.4测试总线能将板上所有芯片与板外的模拟激励信号源和对激励作出响应的测量仪器相连。对毎一块混合信号IC而言，1149.4测试总线规定了芯片上的矩阵开关，这样，通过芯片的边界扫描寄存器就能够把特定的管脚与1149.4总线直接相连。

IEEE1149.4 向被测的系统级芯片提供了连接模拟激励与响应的路径，符合此标准的器件通过与1149.1兼容的数据寄存器（IEEE1149.1-1990规定的标准测 试接人端和边界扫描结构）控制的虚拟模拟开关阵列，就能提供模拟测试能力。通过符合IEEE1149.4标准的混合仿号器件的毎一根模拟管脚均能输入模拟 电流，输出电压响应。

毎一根模拟管脚都能仿真1149.1测试接人端标准的数字状态，即提供静止的高低电平，并捕获数字响应。

IEEE1149.4 标准的重点是互连（包括扩展的互连）测试。许多模拟信号膂脚不是直接连到其它IC管脚上，而是通过无源元件来连接的，即在模拟管脚之间连接有电阻、电容、 电感，从而形成了扩展互连。为了对模拟倌号管脚进行互连测试，1149.4标准包括一个完整的管脚边界环路。本质上，所有管脚的边界扫描寄存器都是基于管 脚的测试单元。另外，IEEE1149.4还应用边界扫描寄存器来捕捉毎一模拟信号管脚的电压比特值。采用这种方式，模拟管脚已用于简单互连芯片的短路和 开路测试。